随着语音、视频和数据三网合一演变进程的加快，有线/无线通信、消费电子、音视频广播、存储器与服务器，及测试与测量等领域孕育着巨大的市场商机。特别是在标准不断演进的通信行业，设计的灵活性是产品成功的决定性因素之一。 RFID技术网
FPGA在这个过程中扮演着重要角色，已经成为电子系统的核心器件，用户对FPGA性能的要求也水涨船高，要求FPGA在工艺、架构和性能上继续提高。 嵌入式开发网
随着Altera公司在11月8日正式发布65nm工艺的Stratix III系列FPGA，可编程逻辑产品的两大巨头均以进入65nm时代，新一轮的竞争又将展开，最终受益的无疑又将是广大的用户。 嵌入式开发网
实现高性能与低功耗
Altera最新发布的Stratix III FPGA采用了TSMC的65nm工艺技术，包括全铜布线、低K绝缘材料、应变硅技术和三次氧化工艺。与前一代Stratix II器件相比，Stratix III FPGA的功耗降低了50%，性能提高了25%，密度是其两倍。
为满足大范围高端应用，Altera提供三种新的Stratix III系列型号：Stratix III L系列型号在逻辑、存储器和乘法器比例上达到均衡，适用于大部分高端应用。Stratix III E系列型号提供丰富的存储器和乘法器资源，适合数据处理应用。Stratix III GX系列型号含有嵌入式高速串行收发器以及大量的内部存储器，适合宽带应用。 电子技术论文网
此外，Altera还提供独特的从Stratix III FPGA至HardCopy结构化ASIC的无风险移植途径，使用户在大规模量产后可以转向成本和功耗更低的结构化ASIC产品。 电子技术论文网
Stratix III FPGA具有以下特性：由7输入查找表构成的自适应逻辑模块(ALM)；48 000～338 000个等价逻辑单元(LE)；600MHz的2～17Mbit增强型TriMatrix存储器，由三种容量的RAM模块组成，提供双端口存储器和FIFO缓冲；高速550MHz DSP模块支持专用9×9、12×12、18×18和36×36乘法器、乘累加器以及有限冲击响应(FIR)滤波；GND:PWR比达到8:1:1，支持管芯和封装去耦合，还利用优异的信号返回通路、可调摆率控制、交错输出延迟以及校准片内匹配来实现可靠的信号完整性；16个全局时钟，88个区域时钟和208个外围时钟；12个PLL，支持PLL重新配置、时钟切换、可编程带宽、时钟综合以及动态相位调整，还支持外部时钟反馈模式，扩频时钟和计数器级联等；在所有I/O块上，存储器接口支持专用DQS逻辑；24个模块化I/O块支持高速外部存储器接口，包括DDR、DDR2、DDR3 SDRAM、RLDRAM II、QDR II和QDR II+ SRAM；24个模块化I/O块排列了1 104个用户I/O引脚，支持多种工业I/O标准；所有I/O块动态片内匹配(OCT)自动校准；支持高速网络和通信总线标准，包括SPI-4.2、SFI-4、SGMII、Utopia IV、万兆位以太网XSLI、RapidIO和NPSI；高速差分I/O支持，其SERDES和动态相位对齐(DPA)电路性能达到1.25Gbps，支持高速差分I/O接口的2、4、6、7、8和10 SERDES模式，使用专用DPA电路时，支持4、6、7、8和10 SERDES模式，软核CDR还支持低成本1.25Gbps时钟嵌入式串行链路；高速串行收发器支持PCI Express、XAUI、SRIO(serial rapid I/O)和千兆位以太网等协议；自校准软内核IP(ALTMEMPHY)为不同的工艺电压和温度提供可靠的工作频率；256位高级加密标准(AES)易失和非易失安全密钥设计保护；可靠的芯片热插拔和电源排序支持；集成了配置存储器错误探测CRC，确定关键错误，实现高度可靠的系统支持；内置误码纠错编码(ECC)电路；支持Nios II嵌入式处理器；支持Altera MegaCore功能和Altera宏功能合作伙伴计划(AMPPSM)提供的多种知识产权(IP)宏功能。 电子技术书籍网
图 Stratix III 的可编程功耗技术 电子电路图
在解决低功耗问题上，Stratix III FPGA采用了可编程功耗技术和可选内核电压技术。可编程功耗技术针对设计中需要的地方提高性能，而把其他地方的功耗降到最低，支持每一个可编程逻辑阵列模块(LAB)、DSP模块和存储器模块在高速或者低功耗模式下独立工作。Quartus II 6.1的PowerPlay功能对设计自动进行分析，确定哪些模块位于关键通路上，需要最好的性能，并把这些模块设置为高速模式，所有其他逻辑自动进入低功耗模式。第二种功耗优化技术是可选内核电压，使设计人员能够根据最大性能需求选择1.1V设计，或者根据低功耗要求选择0.9V设计。Quartus II 6.1针对所选内核电压使用专门的时序和功耗模型，进行所有与时序相关和功耗相关的分析和优化。
Xilinx在5月16日发布了Virtex-5系列FPGA，该系列FPGA基于65nm三极栅氧化层技术、11层铜布线工艺、低K材料、新型镍硅自对准技术、新型ExpressFabric技术和ASMBL架构，可以提供330 000个逻辑单元和1200个用户I/O。Virtex-5包括4个系列，Virtex-5 LX提供高性能逻辑，Virtex-5 LXT具有串行连接性的高性能逻辑，Virtex-5 SXT具有串行连接性和高性能DSP，Virtex-5 FXT适用于具有串行连接性的嵌入式处理。为获得更大幅度的成本节约，用户可选择Virtex-5 EasyPath计划，将于批量生产时提供30%～80%不等的成本降低。
在Virtex-5采用具有6个独立输入的查找表(LUT)和新型对角互连结构，减少了逻辑层次，改进了构造块之间的信号互连，使逻辑性能比上一代Virtex-4平均提高30%，核心电压为 1.0V。65nm结构通过在少45%的管芯面积上实现功能提高了逻辑利用率，并降低了动态功耗。其他增强功能及550MHz的硬化IP块包括：具有ECC选项的36Kbit双端口BRAM/FIFO块，用于实现更高的片上存储器带宽；除DCM/PMCD之外，带有PLL的时钟管理模块用于实现高质量的时钟；具有增强乘法器的DSP48E块用于实现高精度、高性能信号处理。
第二代稀疏锯齿形(Sparse Chevron)封装技术可以让设计者使用1200个用户I/O，支持 1.25Gb/s双数据速率和800Mb/s单端信号传输，具有高信号完整性、低系统噪声，同时可以简化PCB布局。第二代ChipSync技术应用于每个I/O，可以增强、改进源同步接口中时钟/数据的动态校对能力。最新推出的Virtex-5 LXT提供硬代码PCI Express端点和三重模式MAC模块，集成的65nm收发器在带宽为3.2Gb/s时每通道的典型功耗低于100mW。PCI Express与RocketIO GTP收发器配合，提供x1、x2、x4和x8 PCI Express接口。4个独立10/100/1000Mbps模块与RocketIO收发器无缝配合。
设计工具的支持 RFID技术网
与性能同样重要的是软件。由于65nm FPGA采用了新的架构和技术，如何优化功耗、性能和效能是必须要解决的问题。此外，充分发挥器件的性能、缩短编译时间、提高IP利用效率、进行有效的设计项目管理，也是用户在进行设计前必须要考虑的。 电子电路图
Xilinx为Virtex-5提供了ISE 8.2i开发工具，包括ISE Foundation的8.2i版、ChipScope Pro、PlanAhead设计和分析工具。ISE 8.2i的特性包括：可对Virtex-5设计进行布线前和布线后优化；对新的ExpressFabric技术的增强布线支持，减少了逻辑层次和信号延迟，并可更高效地压缩设计；交互式时序收敛技术可提高工程师的设计效率；ISE Fmax技术可提高逻辑性能；提供了自动探索各种设置和约束的能力；对引脚分配和第二代稀疏锯齿技术的支持简化了PCB设计；Xpower Estimator可进行准确的功耗估计。PlanAhead分层设计和分析软件8.2版可提高性能、加快设计收敛速度并提供了更好的信号完整性分析能力，可让用户可以尝试不同的布局规划，ExploreAhead还改善了目录管理和进程管理功能，并加强了与ISE环境中FPGA位流生成应用的集成。PlanAhead 8.2的其他增强还包括改善了物理约束的管理以及IO引脚属性视图。
Xilinx还推出了8.2版本的XtremeDSP开发工具，包括System Generator for DSP及AccelDSP，支持Virtex-5 LX和LXT。新型8.2版本System Generator使DSP系统和算法开发商不用写VHDL或Verilog编程，就能够利用来自MATLAB及Simulink来开发他们的设计。Xilinx还把MicroBlaze软处理器升级到了5.00版，这种32位RISC内核可在Virtex-5 FPGA中提供240DMIPS的整数处理能力，浮点运算性能达50MFLOPS。MicroBlaze 5.00提供经验证的预建配置选项，使开发人员可以直接用于自己的嵌入式处理设计，或定制自己的处理器。指令和数据缓存的大小可以独立配置，优化内部FPGA BRAM资源。还提供了专门用于数据密集多媒体应用的新指令。处理器提供的用户可选功能可以被禁止(当不需要时)，从而节约关键的逻辑资源。用户可用Platform Studio进行软处理器的开发。
为支持Virtex-5的开发，安富利电子元件部亚洲区发布了基于LX50的Virtex-5 LX开发工具套件，套件有一个全功能EXP扩展槽，电路板上可以增加EXP模块，设计师可以通过安装应用所需的子卡来定制其硬件开发环境。 PCB设计网
Altera公司的Quartus II 6.1具有渐进式编译技术、TimeQuest时序分析器和SOPC Builder工具等高级软件。新的PowerPlay优化和分析技术支持Stratix III的可编程功耗技术，可自动分析设计模块，在编译时自动分析客户的设计，确定性能最关键的通路。然后，将相应的模块设置为高性能模式，而其他逻辑则设置为低功耗模式。TimeQuest时序分析仪支持Synopsys设计约束(SDC)时序格式，可帮助用户对时序约束较复杂的设计进行建立、管理和分析操作，用户还可以迅速完成高级时序验证。扩展的团队设计支持包括工程管理器接口，用于顶层设计的资源管理和时序预算。工程管理器接口还支持设计人员管理模块间的时序约束，并且支持自上而下和自下而上团队设计。 嵌入式开发网
Quartus II 6.1的其他亮点包括：支持多处理器并行编译；用户可以在桌面上独立移动各个工具窗口；集成平面规划器和芯片编辑器进行详细地设计平面分析和工程更改单(ECO)编辑；在Quartus II中输入电路板走线参数，实现精确的I/O分析，迅速地达到时序逼进；从引脚规划器结果中自动建立顶层设计文件，实现更彻底的I/O分析，加速实现电路板设计；提供Stratix II单端输出HSPICE模型，实现效率更高的电路板模型；支持IEEE 1800-2005标准SystemVerilog语法硬件描述和验证语言，可实现速度更快的寄存器传送级(RTL)；64位版本可运行在Microsoft Windows XP Professional x64上，充分利用4GB内存优势；除了Red Hat Enterprise Linux外，还支持SUSE Linux Enterprise 9。 嵌入式开发网
其他EDA供应商，如Aldec、Magma、Mentor Graphics和Synplicity也对65nm的Virtex-5和Stratix III提供支持。 RFID技术网
系统的设计周期一般为12～18个月，用户现在就可以用ISE 8.2i进行基于Virtex-5的设计，或是用Quartus II 6.1进行基于Stratix III的设计。
以工艺进步提升FPGA的性能，以软件提高设计效率和性能，不断支持新的高速串行总线标准，提高DSP模块的处理能力以进行极为复杂的数字信号处理，以软处理器提高嵌入式系统的灵活性并缩短开发时间，这已经成为FPGA的必然发展方向。随着65nm工艺FPGA的出现，通信、测试测量、存储器与服务器、广播电视等应用又将增添强大的处理能力，相应地又带动其他类电子产品向更高的性能发展，为半导体产业孕育出更为广阔的市场。
原文地址:http://www.epc.com.cn/magzine/20061201/8080.asp
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